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基于FPGA的系统通过合成两条视频流来提供3D视频 - 音频-视频-显示 - 免费猫

发布时间:2020-02-17 14:26:18 阅读: 来源:融雪剂厂家

基于FPGA的系统通过合成两条视频流来提供3D视频 - 音频/视频/显示 - 电子工程网

列表1 简单对齐误差测量(Verilog )。

module misalign_measurement(

input wire reset,

input wire clk_in,

input wire vs_a_in,

input wire vs_b_in,

output reg [15:0] misalign,

output reg ready);

reg [15:0] cnt;

reg cnt_en, cnt_reset;

reg vs_a_in_r, vs_b_in_r;

assign vs_a_rising = vs_a_in vs_a_in_r;

assign vs_b_rising = vs_b_in vs_b_in_r;

always @(posedge clk_in)

begin

vs_a_in_r = vs_a_in;

vs_b_in_r = vs_b_in;

end

always @(posedge clk_in)

if (reset)

begin

{ ready, cnt_en } = 2'b00;

misalign

end else begin

if ((vs_a_in == 1'b0) (vs_b_in == 1'b0))

{ ready, cnt_reset } = 2'b01;

else

cnt_reset = 1'b0;

/* beginning */

if (vs_a_rising vs_b_rising)

begin

misalign

{ ready, cnt_en } = 2'b10;

end

else if ((vs_a_rising vs_b_in) || (vs_b_rising vs_a_in))

{ ready, cnt_en } = 2'b01;

/* ending */

if ((cnt_en == 1'b1) (vs_a_rising || vs_b_rising))

begin

{ ready, cnt_en } = 2'b10;

misalign = vs_a_rising ? (-(cnt + 1)) : (cnt + 1);

end

end

always @(posedge clk_in) /* counter */

if ((cnt_reset) || (reset))

cnt

else if (cnt_en)

cnt = cnt + 1;

endmodule

从两个对齐视频流生成3D视频

一旦像素、行和帧数据都真正同步,FPGA可以将视频数据转换成3D视频流,如图13所示。

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